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REV. A
–4–
AD5533B
TIMING CHARACTERISTICS
PARALLEL INTERFACE
Limit at T
MIN
, T
MAX
(B Version)
Parameter
1, 2
Unit
Conditions/Comments
t
1
t
2
t
3
t
4
t
5
t
6
0
0
50
50
20
7
ns min
ns min
ns min
ns min
ns min
ns min
CS
to
WR
Setup Time
CS
to
WR
Hold Time
CS
Pulsewidth Low
WR
Pulsewidth Low
A4–A0, CAL, OFFS_SEL to
WR
Setup Time
A4–A0, CAL, OFFS_SEL to
WR
Hold Time
NOTES
1
See Parallel Interface Timing Diagram.
2
Guaranteed by design and characterization, not production tested.
Specifications subject to change without notice.
SERIAL INTERFACE
Limit at T
MIN
, T
MAX
(B Version)
Parameter
1, 2
Unit
Conditions/Comments
f
CLKIN
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
83
t
93
t
t
10
20
20
20
15
50
10
5
5
20
60
400
7
MHz max
ns min
ns min
ns min
ns min
ns min
ns min
ns min
ns max
ns max
ns min
ns min
SCLK Frequency
SCLK High Pulsewidth
SCLK Low Pulsewidth
SYNC
Falling Edge to SCLK Falling Edge Setup Time
SYNC
Low Time
D
IN
Setup Time
D
IN
Hold Time
SYNC
Falling Edge to SCLK Rising Edge Setup Time for Readback
SCLK Rising Edge to D
OUT
Valid
SCLK Falling Edge to D
OUT
High Impedance
10th SCLK Falling Edge to
SYNC
Falling Edge for Readback
SCLK Falling Edge to
SYNC
Falling Edge Setup Time for
Readback
NOTES
1
See Serial Interface Timing Diagrams.
2
Guaranteed by design and characterization, not production tested.
3
These numbers are measured with the load circuit of Figure 2.
4
SYNC
should be taken low while SCLK is low for readback.
Specifications subject to change without notice.
PARALLEL INTERFACE TIMING DIAGRAM
CS
WR
A4–A0, CAL,
OFFS SEL
Figure 1. Parallel Write (ISHA Mode Only)
I
OL
200 A
I
OH
200 A
C
50pF
TO
OUTPUT
PIN
1.6V
Figure 2. Load Circuit for D
OUT
Timing Specifications
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